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    快易購關(guān)于集成電路設(shè)計(jì)流程詳解

    關(guān)注:49 發(fā)布時(shí)間:2022-03-06 15:01:01

    1.功能設(shè)計(jì)階段

    2.設(shè)計(jì)描述和行為級(jí)驗(yàn)證在能源供應(yīng)設(shè)計(jì)完成后,soc可以根據(jù)功能劃分為幾個(gè)功能模塊

    快易購關(guān)于集成電路設(shè)計(jì)流程詳解

    3.邏輯綜合確定設(shè)計(jì)描述正確后,可以使用邏輯綜合器進(jìn)行綜合

    4.門級(jí)網(wǎng)表驗(yàn)證。門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證

    5.布局布線是指將設(shè)計(jì)好的功能模塊合理地排列在芯片上,并規(guī)劃它們的位置

    分步閱讀

    方法/步驟

    功能設(shè)計(jì)階段。設(shè)計(jì)師針對(duì)產(chǎn)品的應(yīng)用場合,設(shè)定了功能、運(yùn)行速度、接口規(guī)格、環(huán)境溫度、功耗等一些規(guī)格,作為以后電路設(shè)計(jì)的依據(jù)。它可以進(jìn)一步規(guī)劃如何劃分軟件模塊和硬件模塊,哪些功能應(yīng)該集成在soc中,哪些功能可以設(shè)計(jì)在電路板上。

    在完成設(shè)計(jì)描述和行為級(jí)驗(yàn)證之后,可以根據(jù)功能將soc劃分為多個(gè)功能模塊,并確定用于實(shí)現(xiàn)這些功能的ip核。這一階段將影響soc的內(nèi)部架構(gòu)、模塊間交互的信號(hào)以及未來產(chǎn)品的可靠性。模塊確定后,每個(gè)模塊都可以用vhdl或verilog設(shè)計(jì)。然后,使用vhdl或verilog電路模擬器,通過功能仿真或行為仿真對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。請(qǐng)注意,這種功能仿真沒有考慮電路的實(shí)際延遲,但不能獲得準(zhǔn)確的結(jié)果。

    邏輯綜合確定設(shè)計(jì)描述正確后,可以使用邏輯綜合器進(jìn)行綜合。在合成過程中,需要選擇合適的邏輯單元庫作為合成邏輯電路的參考。硬件語言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的重要因素。事實(shí)上,綜合工具支持的hdl語法是有限的,一些過于抽象的語法只適合作為系統(tǒng)評(píng)估的仿真模型,而不能被邏輯綜合的綜合工具所接受,以獲得門級(jí)網(wǎng)表。

    門級(jí)網(wǎng)表驗(yàn)證門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要任務(wù)是確認(rèn)集成電路是否滿足功能要求,一般通過使用門級(jí)驗(yàn)證工具來完成。注意,這一階段的仿真需要考慮門電路的延遲。

    布局布線是指將設(shè)計(jì)好的功能模塊合理地排列在芯片上,并規(guī)劃它們的位置。布線是指完成模塊之間互連的布線。請(qǐng)注意,模塊之間的連接通常很長,因此延遲會(huì)嚴(yán)重影響soc的性能,尤其是0.25微米以上的工藝,這一點(diǎn)更加明顯。

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